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    • 专利摘要:
    EineAbtastwerterfassungsvorrichtung zum Abtasten von ersten und zweitenSignalen in einer Signalverarbeitungsanordnung, wobei die Vorrichtungeinen Abtaster, der Abschnitte der Wellenformen der ersten und zweitenSignale abtastet, einen Schalter für die wechselnde Verbindungdes Abtasters mit einer Stelle in der Anordnung, wo das erste Signalabgetastet werden kann, und einen Zeitgeber umfasst, um den Betriebdes Schalters zeitlich so zu steuern, dass der Abtaster einen erstenWellenformabschnitt des ersten Signals und einen zweiten Wellenformabschnittdes zweiten Signals erfasst, wobei das zweite Signal auf das ersteSignal anspricht und die zeitliche Steuerung des Schalters dergestaltist, dass die zweite Steuerung einen Teil umfasst, der in Antwortauf den ersten Abschnitt erzeugt wurde.
    公开号:DE102004011494A1
    申请号:DE200410011494
    申请日:2004-03-09
    公开日:2005-02-03
    发明作者:John Somercotes Bishop；Peter Blakeborough Devauden Kenington；Jonathan Paul Horfield Rogers；Antony James Wickwar Wotton-under-Edge Smithson
    申请人:ANDREW AG BACHENBULACH；Commscope Technologies LLC；
    IPC主号:H04B7-005
    专利说明:
    [0001] DieErfindung betrifft Verfahren zur Abtastung von Signalen, die inSignalverarbeitungsanordnungen auftreten. Zum Beispiel können voneiner Signalverarbeitungsanordnung erhaltene Abtastwerte genutztwerden, um den Betrieb der Anordnung dahingehend zu beurteilen,eine Steuerung der Anordnung so auszuführen, dass für die Anordnungein gewünschterLeistungsgrad erreicht wird.
    [0002] DieErfindung kann in einer Vielzahl von Signalverarbeitungsbereichenangewendet werden. Ein spezielles Gebiet, in dem die Erfindung verwendet werdenkann, ist das einer Verstärkersteuerungin einer drahtlosen Kommunikationsumgebung.
    [0003] EinFunkübertragungsgerät umfaßt üblicherweiseeinen Hochfrequenzleistungsverstärker(HFV), um die Leistung von zu übermittelndenHochfrequenzsignalen (HF-Signale) zu verstärken. Der HFV übt einenmehr oder weniger großenVerzerrungseffekt auf die HF-Signale aus, die er verstärkt. Dieser Verzerrungseffektmuss fürgewöhnlichgesteuert werden, um sicherzustellen, dass der Sender alle vorliegendenHochfrequenz-Interferenzbereffenden Standards erfüllt.Dieser Verzerrungseffekt zeigt sich hauptsächlich in ein oder zwei Ausprägungen,nämlicheiner AM-AM-Verzerrung und einer AM-PM-Verzerrung.
    [0004] EineAM-AM-Verzerrung tritt auf, wenn sich der Verstärkungsfaktor des HFV als Funktionder Amplitude des Eingangssignals ändert. Für gewöhnlich verringert sich derVerstärkungsfaktor,wenn die Amplitude des Eingangssignals größer wird. Dies wird als komprimierendeVerstärkungsfaktorcharakteristik bezeichnet.
    [0005] EineAM-PM-Verzerrung betrifft den Fall, wenn die Phase des Ausgangssignalsdes HFV's sich alsFunktion der Amplitude des Eingangssignals ändert. Das heißt, Amplitudenmodulation(AM) im Eingangssignal verursacht Phasenmodulation (PM) im Ausgangssignal.
    [0006] Esist üblich,Steuerungsschemata zu verwenden, die die von einem HFV erzeugteVerzerrung steuern. Zwei wichtige Verfahren zur Steuerung einesHFV sind das Vorverzerrungsverfahren und das Vorwärtskopplungsverfahren.
    [0007] BeimVorverzerrungsverfahren wird das Eingangssignal des HFV's einer gesteuertenVerzerrung ausgesetzt, die berechnet so wird, dass sie den Verzerrungseffektdes HFV's aufgehebt,so dass das Ausgangssignal des HFV's im wesentlichen unverzerrt bleibt.
    [0008] BeimVorwärtskopplungsverfahrenwird für gewöhnlich das "Vorwärtskopplungs"-Signal, das aus dem Eingangssignal desHFV's abgeleitetwird, in das Ausgangssignal des HFV's injiziert, um die Verzerrung des Ausgangssignalszu korrigieren.
    [0009] Sowohlfür Vorverzerrungs-als auch fürVorwärtskopplungssystemewurden verschiedene Steuerungsschemata vorgeschlagen, um die Genauigkeit derVerzerrungsbeseitigung zu verbessern. Jede Steigerung der Effektivität einessolchen Verzerrungssteuerschemata wird jedoch üblicherweise auch eine Erhöhung derKosten mit sich bringen.
    [0010] ImFolgenden werden lediglich als Beispiele einige Ausführungsformender Erfindung, unter Bezugnahme auf die beigefügten Abbildungen beschrieben,von denen:
    [0011] 1 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0012] 2 ein Blockdiagramm ist,das digitale Signalverarbeitungsoperationen in der digitalen Signalverarbeitungseinheitder Basisstation in 1 darstellt.
    [0013] 3 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0014] 4 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0015] 5 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0016] 6 ein Blockdiagramm einesHF-Signal-Verarbeitungssystem in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0017] 7 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0018] 8 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0019] 9 in Diagramm ist, welchesSignalspuren darstellt, die von zwei unterschiedlichen Stellen einerSignalverarbeitungsanordnung in einer Basisstation eines Mobiltelefonnetzwerkesstammen.
    [0020] 10 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0021] 11 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0022] 12 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0023] 13 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0024] 14 ein Blockdiagramm einesHF-Signal-Verarbeitungssystems in einer Basisstation eines Mobiltelefonnetzwerkesdarstellt.
    [0025] Gemäß einemAspekt stellt die Erfindung eine Vorrichtung bereit, um erste undzweite Signale in einer Signalverarbeitungsanordnung abzutasten, wobeidie Vorrichtung einen Abtaster zum Abtasten von Abschnitten derWellenformen der ersten und zweiten Signale, einen Schalter für die wechselnde Verbindungdes Abtasters mit einer Stelle in der Anordnung, wo das erste Signalabgetastet werden kann, und einer Stelle in der Anordnung, wo das zweiteSignal abgetastet werden kann, und einen Zeitgeber umfasst, um denBetrieb des Schalters zeitlich so zu steuern, dass der Abtastereinen ersten Wellenformabschnitt des ersten Signals und einen zweitenWellenformabschnitt des zweiten Signals abtastet, wobei das zweiteSignal auf das erste Signal anspricht und der Zeitgeber ausgelegtist, eine Ausbreitungsverzögerungzwischen den Stellen zu verwenden, so dass der zweite Abschnittzumindest einen Teil enthält,der in Antwort auf den ersten Abschnitt erzeugt wurde.
    [0026] DieErfindung stellt somit ein Verfahren bereit, um Abtastwerte auseiner Signalverarbeitungsanordnung in einer Art und Weise zu erfassen,die es ermöglicht,relativ genaue Informationen aus der Anordnung zu erhalten, ohnedabei auf relativ teure Technologie für die Implementierung des Abtasters zurückzugreifen.
    [0027] Beieinigen Ausführungsformenist der Zeitgeber ausgelegt, den Betrieb des Schalters zeitlich sozu steuern, dass der Abtaster die ersten und zweiten Abschnittenacheinander abtastet. Bei anderen Ausführungsformen kann der Zeitgeberjedoch auch ausgelegt sein, die Verbindung des Schalters zwischenden ersten und zweiten Stellen so zu wechseln, dass der Abtasterdie ersten und zweiten Abschnitte nicht nacheinander abtastet.
    [0028] EinigeAusführungsformenbeinhalten ein Verzögerungselementin der Signalverarbeitungsanordnung. Bei einigen Ausführungsformenwirkt das Verzögerungselementauf das erste Signal und bei anderen Ausführungsformen wirkt das Verzögerungselementauf das zweite Signal.
    [0029] Beieinigen Ausführungsformenist ein Controller ausgelegt, mit Hilfe der Abtastwerte der ersten undzweiten Abschnitte ein oder mehrere Steuersignale für die Steuerungdes Betriebs der Anordnung zu erzeugen. Bei einer solchen Variantekann der Controller auch einen Speicher umfassen, um aus den Abtastwertenerhaltene Werte zu speichern, wobei der Controller ausgelegt seinkann, die Werte, die sich auf den ersten Abschnitt beziehen, mitden Werten, die sich auf den zweiten Abschnitt beziehen, zeitlichzu synchronisieren, um aus den Werten ein oder mehrere Steuersignalezur Anwendung auf die Signalverarbeitungsanordnung abzuleiten.
    [0030] Beieinigen Ausführungsformenkann ein Controller genutzt werden, um von den Abtastwerten Werteeines Parameters abzuleiten, die Werte in Binärdateien zu allokieren unddann die Werte in den Binärdateienzu mitteln. Durch die Ermittlung solcher Durchschnittswerte vonBinärdateienkann der Auswirkung von statistischen Fehlern, die sich im Laufe desAbtastprozesses des Abtasters ergeben, entgegengewirkt werden.
    [0031] Beieinigen Ausführungsformenkann ein Controller genutzt werden, um von den Abtastwerten Werteeines Parameters abzuleiten, die Werte in Binärdateien zu allokieren unddann Idealwerte der Parameter fürdie Binärdateienzu nutzen, um die Inhalte der Binärdateien zu bewerten. Einesolche Bewertung kann auch beinhalten, dass der Idealwert einer bestimmtenBinärdateimit einem Mittelwert der der Binärdateizugewiesenen Werte verglichen wird.
    [0032] Beieinigen Ausführungsformenumfasst die Signalverarbeitungsanordnung erste und zweite Teile,um digitale bzw. analoge Signalverarbeitung durchzuführen. DieAnord nung umfasst auch mindestens erste und zweite Digital-Analog-Umsetzer, umSignale vom ersten Teil zum zweiten Teil zu übertragen. Innerhalb des erstenTeils wird das erste Signal so verarbeitet, dass ein Zwischensignalerzeugt wird, das überden ersten Digital-Analog-Umsetzer dem zweiten Teil zugeführt wird.Der zweite Digital-Analog-Umsetzerstellt das erste Signal dem Schalter bereit. Bei diesen Ausführungsformenbesteht die Möglichkeit,den Schalter statt als Hochfrequenzbauteil (HF-Bauteil) als Zwischenfrequenzbauteil(ZF-Bauteil) zu implementieren. Bei einigen Varianten verzögert dererste Teil das erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzerdigital. Bei einigen Ausführungsformenkann es auch notwendig sein, zwischen dem zweiten Digital-Analog-Umsetzerund dem Schalter einen Frequenzumsetzer vorzusehen.
    [0033] Beieinigen Ausführungsformenist ein Subtrahierer vorgesehen, der aus den ersten und zweiten Signalenein Differenzsignal als drittes Eingangssignal für den Schalter zur wählbarenZuführungzum Abtaster erzeugt. Das Differenzsignal kann zur Erzeugung voneinem oder mehreren Steuersignalen genutzt werden, um den Betriebder Signalverarbeitungsanordnung zu steuern.
    [0034] Einebevorzugte Anwendung der Erfindung ist die Überwachung der Leistung vonVerstärkern, etwabei den Hochfrequenzleistungsverstärkern in Funkübertragungsschaltungen.In diesem Fall könnendie ersten und zweiten Signale die Eingangs- bzw. Ausgangssignaledes Verstärkerssein.
    [0035] 1 stellt eine Basisstation 10 einesMobiltelefonnetzwerkes dar, obwohl die Zeichnung genauso gut einMobiltelefon darstellen könnte.In 1 sind nur die Teileder Basisstation 10 dargestellt, die unmittelbar am Steuerungsprozessbeteiligt sind, HF-Signalezu verstärken,die von der Basisstation gesendet werden sollen. Zum Beispiel zeigt 1 keinen Empfänger zurDemodulation von HF-Signalen, die an die Basisstation gesendet wurden.
    [0036] Wiein 1 gezeigt wird, umfasstdie Basisstation 10 einen Hauptübertragungsweg (HÜW) und eineVorverzerrungssteueranordnung. Der Hauptübertragungsweg umfasst einenSender 12, zwei Verteiler 14 und 16,eine Verzögerungsleitung 18,einen Quadraturverteiler 19, zwei Multiplizierer 20 und 22, einenKombinator 24, einen Hochfrequenzleistungsverstärker (HFV) 26 undeine Antenne 28. Die Vorverzerrungssteueranordnung umfassteinen Verteiler 30, einen Hochfrequenzschalter 32,einen Hüllkurvendetektor 34,einen Empfängeroszillator(LO) 36, einen Multiplizieren 38, einen Tiefpassfilteroder Bandpassfilter 40 und eine Digitalsignalverarbeitungseinheit(DVE) 42. Zwei Digital-Analog-Umsetzer (DAU) 44 und 46 ermöglichenes der DVE 42, Signale in den analogen Bereich zu senden,und zwei Analog-Digital-Umsetzer (ADU) 48 und 50 ermöglichenes der DVE 42, Signale aus dem analogen Bereich zu empfangen.
    [0037] DerSender 12 erzeugt ein HF-Signal, das von der Basisstation 10 gesendetwird. Das HF-Signal wird mit Informationen, wie etwa codierte, digitalisierteSprache, moduliert. Im vorliegenden Beispiel wendet der Sender 12 einCDMA-Verfahren an, um eine Gruppe von Spreed-Spectrum-Signalen zuerzeugen, die jeweils verschiedene Informationen übermitteln,welche addiert werden, um das HF-Ausgangssignal des Senders 12 zuerzeugen.
    [0038] DasHF-Signal des Senders 12 durchläuft den Verteiler 14 unddie Verzögerungsleitung18 zum Quadraturverteiler 19. Zusammen bilden der Quadraturverteiler 19,die Multiplizierer 20 und 22 und der Kombinator 24 einenVektormodulator, um Einstellungen am HF-Ausgangssignal des Senders 12 vorzunehmen.Vom Vektormodulator wird die modifizierte Version des HF-Ausgangssignalsdes Senders 12 dem HFV 26 zugeführt, wodas Signal verstärktwird. Das vom HFV 26 erzeugte, verstärkte Signal durchläuft Splitter 16 undwird von der Antenne 28 gesendet.
    [0039] DerHFV 26 neigt dazu, eine AM-AM- und AM-PM-Verzerrung inseinem Ausgangssignal zu erzeugen. Der Vektormodulator hat den Zweck,die Amplitude und Phase des Eingangssignals des HFV's 26 soanzupassen, dass jegliche AM-AM- und AM-PM-Verzerrung beseitigt wird, die der HFV 26 sonstin seinem Ausgangsignal erzeugen würde. Der Vektormodulator "vorverzerrt" also das Eingangssignaldes HFV's 26,um dem Verzerrungseffekt des HFV's 26 entgegenzuwirken.
    [0040] Umdas Eingangssignal des HFV's 26 vorzuverzerren,löst derVektormodulator zuerst das HFV-Eingangssignal in eine In-Phasen-Komponente (I)und eine Quadraturphasen-Komponente(Q) auf. Die I- und Q-Komponenten werden von den Multiplizierern 20 bzw. 22 modifiziert.Der Multiplizierer 20 modifiziert die I-Komponente, indemer sie mit einem von dem DAU 44 der DVE 42 erhaltenenI-Kanal-Korrektursignal multipliziert. Der Multiplizierer 22 modifiziertdie Q-Komponente, indem er sie mit einem von dem DAU 46 derDVE 42 erhaltenen Q-Kanal-Korrektursignal multipliziert.Die modifizierten Versionen der I- und Q-Komponenten werden dannmiteinander kombiniert, um eine vorverzerrte Version des HFV-Eingangssignalszu erzeugen. Das vorverzerrte Signal wird dann dem HFV 26 zugeführt, wodie Leistung des Signals verstärktwird.
    [0041] Arbeitetdie Basisstation ordnungsgemäß, hebtdie Vorverzerrung des Eingangssignals des HFV's 26 die Verzerrung auf, dieansonsten im Ausgangssignal des HFV's 26 auftreten würde.
    [0042] Wieschon erwähnt,erzeugt die DVE 42 die I- und Q-Kanal-Korrektursignale,die verwendet werden, um das HFV-Eingangssignal im Vektormodulatorvorzuverzerren. Die DVE 42 führt hauptsächlich zwei Prozesse aus, nämlich einenProzess zur Erzeugung der Vorverzerrung und einen Korrekturprozess.Der Vorverzerrungsprozess erzeugt die I- und Q-Kanal-Korrektursignaleund der Korrekturprozess sorgt dafür, dass der Vorverzerrungsprozessaufrechterhalten wird, so dass die Restverzerrung, die im HFV-Ausgangssignal auftritt,so gering wie möglichgehalten wird. Die DVE 42 umfasst einen Digitalsignalprozessor(DSP) und ein vom Anwender programmierbares Gate-Array (FPGA), welchesich die Aufgaben, die am Vorverzerrungsprozess und Korrekturprozessbeteiligt sind, untereinander aufteilen. Die Zuordnung dieser Aufgabenzum DSP oder zum FPGA, kann je nach Implementierung variieren. AndereMöglichkeitenbeinhalten auch den Einsatz von anwendungsspezifischen integriertenSchaltkreisen (ASIC) anstelle des FPGA's.
    [0043] DieDVE 42 ist mit dem Hauptübertragungsweg über dieVerteiler 14 und 16 verbünden, die Signale bereitstellen,die den Vorverzerrungsprozess und den Korrekturprozess steuern.Der Verteiler 14 lenkt eine Version des Senderausgangssignalsvom Hauptübertragungswegweg und führtes dem Verteiler 30 zu. Der Verteiler 16 lenkteine Version des HFV-Ausgangssignals vom Hauptübertragungsweg weg und führt es einemAnschluss des HF-Schalters 32 zu. Der Verteiler 30 führt eineVersion des Senderausgangssignals sowohl dem Hüllkurvendetektor 34 alsauch einem Anschluss des HF-Schalters 32 zu. Der Hüllkurvendetektor 34 wertetdie Hüllkurveder erhaltenen Version des Senderausgangssignals aus und gibt einentsprechendes Signal, welches die ausgewertete Hüllkurveund deren Veränderungenangibt, an den ADU 50 zur Weiterverarbeitung in der DVE 42 aus.
    [0044] DerHF-Schalter 32 erhältVersionen des Senderausgangssignals und des HFV-Ausgangssignals von den Verteilern 14 bzw. 16.Der Schalter 32 wird durch ein Signal der DVE 42 gesteuert,um dem Mischer 38 entweder die Version des Senderausgangssignalsoder die Version des HFV-Ausgangssignals zuzuführen. Gemeinsam bilden derMischer 38, der LO 36 und der Bandpassfilter (BPF) 40 einen Abwärtsumsetzer,um die Ausgangsfrequenz des Schalters 32 zu verringern.Der LO 36 erzeugt ein Signal mit einer Frequenz, die vonder DVE 42 gesteuert wird. Das LO-Signal wird im Mischer 38 mitdem Ausgangssignal des Schalters 32 gemischt. Die Wirkungdieses Mischprozess besteht darin, im Ausgangssignal des Mischers 38 zweiVersionen des Ausgangssignals des Schalters 32 zu erzeugen,eine Version mit einer um die Frequenz des LO-Signals erhöhten Frequenzund die andere Version mit einer um die Frequenz des LO-Signalsverringerten Frequenz. Der BPF 40 bewirkt, dass die Versionmit erhöhterFrequenz eliminiert wird, wobei nur die Version des Schalterausgangssignalserhalten bleibt, deren Frequenz verringert oder abwärtsumgesetztwurde. Die zur Verwendung in der DVE 42 abwärts umgesetzteVersion des Schalterausgangssignals wird dann dem ADU 48 zugeführt. DieDVE 42 erhältfolglich drei Eingangssignale: ein Signal über den ADU 50, welchesdie Hüllkurvedes Senderausgangssignals angibt, und Versionen der Ausgangssignaledes Senders 12 und des HFV's 26 über den ADU 48. Mit dem über denADU 50 erhaltenen Signal wird der Vorverzerrungsprozessund mit den überden ADU 48 erhaltenen Signalen wird der Korrekturprozess gesteuert,um den Vorverzerrungsprozess aufrecht zu erhalten.
    [0045] EinSignal, das den Hauptübertragungsweg durchläuft, erfährt eineAusbreitungsverzögerung, diehauptsächlichdurch die Verteiler 14 und 16, die Verzögerungsleitung 18,den Vektormodulator und den HFV 26 verursacht wird. Deshalbbesteht die Möglichkeit,den Schalter 32 so zu steuern, dass er den ADU 48 mitdem Verteiler 14 verbindet, um eine Stelle in der Wellenformdes Signals abzutasten, welches den Hauptübertragungsweg durchläuft, und danndie Stellung des Schalters 32 so zu verändern, dass der ADU 48 rechtzeitigmit dem Verteiler 16 verbunden wird, um die gleiche Stellein der Wellenform des Signals abzutasten, wenn es den HFV 26 verlässt. Dieswird in 9 veranschaulicht,wo zwei Wellenformen 82 und 84 dargestellt sind.Die Wellenform 82 ist ein Eingangssignal, das dem HFV 26 zugeführt wird,so wie es an einem der Eingängedes Schalters 32 festgestellt wird, welcher mit dem Verteiler 14 verbundenist. Die Wellenform 84 stellt das Ausgangssignal dar, dasder HFV in Antwort auf die Wellenform 82 erzeugt, so wiesie an einem der Eingängedes Schalters 32 festgestellt wird, welcher mit dem Verteiler 16 verbundenist. Anhand von 9 wirddeutlich, dass das Eintreffen der Wellenform 84 am Schalter 32 relativzum Eintreffen der Wellenform 82 am Schalter 32 verzögert ist.
    [0046] DieseVerzögerungist der oben erwähnten Ausbreitungsverzögerung entlangdes Hauptübertragungswegeszuzuschreiben. Damit der Schalter 32 beide Wellenformen 82 und 84 ausgebenkann, muss der Schaltprozess des Schalters 32 vom Verteiler 14 zumVerteiler 16 vor dem Eintreffen der Wellenform 84 amVerteiler 16 erfolgen. Das Intervall, während dessen diese Umschaltungstattfindet, ist in 9 dargestellt.
    [0047] Beieiner Ausführungsformder Basisstation 10 wird für die Abtastung der HFV-Ausgangssignal-Restverzerrungnach Nyquist die minimale Abtastfrequenz des ADU's 48 auf etwa 150 MHz festgesetzt,die Ausbreitungsverzögerungendurch die Verzögerungsleitung 18 undden HFV 26 belaufen sich auf 500 bzw. 15 ns und die Zeitspanne, diedie Umschaltung des Schalters 32 von einem Zustand zu einemAnderen und die daraus folgende Einstellung des Abwärtsumsetzersund des ADU's 48 inAnspruch nimmt, liegt bei etwa 50 ns. Das bedeutet, dass der ADU 48 Dutzendevon Abtastwerten des Senderausgangssignals sammeln kann, wenn dieser mitdem Verteiler 14 verbunden ist, bevor der Schaltprozessdes Schalters 32 begonnen werden muss , um den ADU 48 rechtzeitigmit dem Verteiler 16 zu verbinden, damit dieser einen Abtastwertdes HFV-Ausgangssignals erhalten kann, der der gleichen Stelle inder Wellenform des Signals, das sich entlang des Hauptübertragungswegesausbreitet, entspricht, wie der erste, vom Verteiler 14 erfasste Abtastwert.
    [0048] Mitanderen Worten, der ADU 48 kann mit Hilfe des Schalters 32 eineReihe von Abtastwerten des Senderausgangssignals ermitteln und danneine Reihe von Abtastwerten des HFV-Ausgangssignals, wobei jederAbtastwert einer Reihe einen entsprechenden Wert in der anderenReihe hat, so dass die zwei Abtastwerte die gleiche Stelle der Wellenform desSignals betreffen, das den Hauptübertragungswegdurchläuft.Die zwei Abtastwerte, eines von dem HFV-Ausgangssignal und einesvon dem Senderausgangssignal, die die gleiche Stelle in der Wellenform desden Hauptübertragungswegdurchlaufenden Signals betreffen, werden pseudo-gleichzeitiges Paar genannt.Bei einem solchen Paar werden der Abtastwert SA ausdem HFV-Ausgangssignal und der Abtastwert ST ausdem Senderausgangssignal so in Beziehung gesetzt, dass: SA = G1.G2.ST, wobei G1 ein Koeffizientist, der die Wirkung des Vorverzerrers angibt, und G2 dieVerstärkungdes HFV 26 ist. G1 und G2 könnenkomplexe Zahlen sein, wobei impliziert wird, dass sie jeweils ihrePhase ändernkönnen.Ganz allgemein, G1 und G2 sindnicht lineare Funktionen von Amplitude und Phase des Senderausgangssignals.
    [0049] DieGenauigkeit der zeitlichen Synchronisation der Abtastwerte in einempseudogleichzeitigen Paar kann verstärkt werden, indem man einender Abtastwerte relativ zum Anderen in der DVE 42 verzögert oderdie zeitliche Steuerung des Betriebs des Schalters 32 anpasst(was durch die DVE 42 erfolgt).
    [0050] DerProzess, die Hüllkurvedes Senderausgangssignals bei 34 zu ermitteln, das Hüllkurvensignaldurch den ADU 50 abzutasten, Werte in den Nachschlag-TabellenLUT-I und LUT-Q auszusenden, die ausgelesenen Werte in analoge Wertefür dieI- und Q-Kanal-Korrektursignalein den DAU's 44 und 46 umzuwandelnund die analogen Werte den Multiplizierern 20 und 22 imVektormodulator zuzuführen,benötigennatürlichbestimmte Zeit. Eine Funktion der Verzögerungsleitung 18 bestehtdarin, die Zeit auszugleichen, die die Signale brauchen, um denVerteiler 14, den Hüllkurvendetektor 34 unddie DVE 42 zu durchlaufen, um die Multiplizierer 20 und 22 zuerreichen. Die Verzögerungsleitung 18 sorgt dafür, dassan jedem der Multiplizierer die Signale von dem Quadraturverteiler 19 undder DVE 42 zeitlich so synchronisiert werden, dass siedie gleiche Stelle in der Wellenform des Senderausgangssignals betreffen.Die DVE 42 wird jedoch in den meisten Fällen absichtlich eine digitaleVerzögerungzwischen den von dem Verteiler 14 und 16 erhaltenenSignalen bewirken, um die Genauigkeit der zeitlichen Synchronisationder Signale in der DVE 42 zu erhöhen. Eine andere Hauptaufgabeder Verzögerungsleitung 18 ist dieVereinfachung der pseudo-gleichzeitigen Abtastung der Ausgangssignaledes Senders und des HFV'sdurch den ADU 48.
    [0051] ImFolgenden wird die Verarbeitung der über die ADV's 48 und 50 erhaltenenSignale durch die DVE 42 diskutiert.
    [0052] Wieoben erwähnt,wird das digitale Hüllkurvensignal,das vom ADU 50 erzeugt wird, genutzt, um den Vorverzerrungsprozesszu steuern. Die FPGA-Komponente der DVE 42 beinhaltet eineI-Kanal-Nachschlagetabelle LUT-I und eine Q-Kanal-NachschlagetabelleLUT-Q. LUT-I und LUT-Q werden vom digitalisierten Hüllkurvensignaladressiert. Jeder der Nachschlagetabellen LUT-I und LUT-Q ist einVerzeichnis von Digitalwerten, die durch Werte des Adressierungssignalsindiziert werden (welches das digitalisierte Hüllkurvensignal ist). JederWert der Nachschlagetabellen wird einer Reihe von Werten des Hüllkurvensignalszugeordnet, so dass, wenn ein Abtastwert des Adressierungssignals einerder Nachschlagetabellen präsentiertwird, die Nachschlagetabelle den von ihr gespeicherten Wert, derdem Wert des Abtastwerts des Adressierungssignals zugeordnet ist,welches an die Nachschlagetabelle angelegt wurde, ausliest und ausgibt.
    [0053] Dahererhalten LUT-I und LUT-Q jeweils einen Strom von digitalen Abtastwertendes Hüllkurvensignalsund geben in Antwort einen Strom von Abtastwerten aus, welche dieI- bzw. Q-Kanal-Korrektursignale bilden, welche über den DAU 44 bzw. 46 demVektormodulator zugeführtwerden, um das Eingangssignal fürden HFV 26 vorzuverzerren.
    [0054] Imvorliegenden Beispiel sorgt das FPGA auch für die Quadratur-Demodulationder abwärts umgesetztenSignale, die die DVE 42 über den ADU 48 erreichen(wobei diese Demodulation in anderen Ausführungsformen auch vom DSP derDVE 42 ausgeführtwerden kann). Dieser Quadratur-Demodulations-Prozess wandelt jedenAbtastwert, den der ADU 48 abgibt, in ein Quadratur-Doppelum, das I- und Q-Abtastwerte zu Verwendung von dem DSP in der DVE 42 umfasst.
    [0055] ImFolgenden wird anhand von 2 die Verarbeitungder Quadratur-Doppel durch den DSP diskutiert.
    [0056] DieDSP unterhältvier FIFO-Zwischenspeicher (Puffer) 51, 52, 54 und 56.Die Quadratur-Doppel DT des Senderausgangssignalsaus dem FPGA werden an die Zwischenspeicher 51 und 52 gesendet.Die Zwischenspeicher 51 und 52 speichern die I- bzw.Q-Daten von jedemQuadratur-Doppel, das sie erhalten. Die Quadratur-Doppel DA des HFV-Ausgangssignals aus dem FPGA werdenzu den Zwischenspeichern 54 und 56 gesendet. DieZwischenspeicher 54 und 56 speichern die I- bzw.Q-Daten von jedem Quadratur-Doppel, das sie erhalten.
    [0057] DieDVE 42 steuert den Schalter 32 so, dass Quadratur-Doppelin Zyklen in die Zwischenspeicher 51-56 geladen werden.Beim Start eines jeden Zyklus ist der Schalter 32 so eingestellt,dass der ADU 48 das Senderausgangssignal abtastet. DasFPGA erzeugt dann eine Reihe von Doppeln DT ausden von dem ADU 48 erzeugten Abtastwert. Eine vorher bestimmteAnzahl N der ersten Doppel DT wird verworfen,da diese sich auf Abtastwerte beziehen, die während der Einstellungsdauerdes Systems ermittelt wurden, welche der Einstellung des Schalters 32 folgt,weil diese unzuverlässigsind. Die verbliebenen Doppel DT der Reihewerden von den Zwischenspeichern 51 und 52 erfasst.Dann wird der Schalter so eingestellt, dass der ADU 48 dieHFV-Ausgangssignale abtastet. Das FPGA beginnt daraufhin mit der Erzeugungeiner Reihe von Doppeln DA. Wieder werdendie N ersten Doppel DA aufgrund der Einstellungsdauerdes Systems verworfen und die verbliebenen Doppel DA derReihe werden von den Zwischenspeichern 54 und 56 erfasst.Die Einstellung des Schalters aus dem Zustand, in dem der ADU 48 mitdem Verteiler 14 verbunden ist, in den Zustand, in demdie ADU 48 mit dem Verteiler 16 verbunden ist, erfolgtzeitlich so, dass das erste Doppel DA, welches indem Zyklus von den Zwischenspeichern 54 und 56 erfasstwird, pseudo-gleichzeitig mit dem ersten Doppel DT ist,welches von den Zwischenspeichern 51 und 52 vorherim Zyklus erfasst wurde. Der Zyklus endet, wenn die Anzahl der DoppelDa die von den Zwischenspeichern 54 und 56 erfasstwurden, der Anzahl von Doppeln DT entspricht,die im Zyklus vorher von den Zwischenspeichern 51 und 52 erfasst wurden.
    [0058] JedeIteration dieses Zyklus fülltdie Zwischenspeicher 51-56. Der DSP verarbeitet die Inhalteder Zwischenspeicher, was im Folgenden anhand von 2 erklärt wird.
    [0059] Diein den Zwischenspeichern 51-56 gespeicherten Wertereihenwerden ersichtlich so synchronisiert, dass bei Prüfung einerbeliebigen Position in der Wertereihe des Zwischenspeichers 51 undder gleichen Position in den in den Zwischenspeichern 52-56 gespeichertenReihen die in den Zwischenspeichern 51 und 52 spezifiziertenWerte ein Doppel DT und die in den Zwischenspeichern 54 und 56 spezifiziertenWerte ein Doppel DA bilden, welches pseudo-gleichzeitigmit dem von den in den Zwischenspeichern 51 und 52 spezifiziertenWerten spezifizierten Doppel ist.
    [0060] DerDSP ruft einen In-Phasen-Wert IT aus demKopf des Zwischenspeichers 51 ab, einen Quadratur-Phasen-WertQT aus dem Kopf des Zwischenspeichers 52,einen In-Phasen-WertIA aus dem Kopf des Zwischenspeichers 54 undeinen Quadratur-Phasen-Wertaus dem Kopf des Zwischenspeichers 56. Die Werte IT und QT bilden einDoppel des Senderausgangssignals und die Werte IA undQA bilden ein pseudo-gleichzeitiges Doppeldes HFV-Ausgangssignals. Der DSP hat somit ein Paar zweier pseudo-gleichzeitiger Doppelaus den Zwischenspeichern ausgelesen.
    [0061] Mitdiesen gewonnenen pseudo-gleichzeitigen Doppeln berechnet der DSPdann die Hüllkurven-ParameterPT und zwei Korrektur-Parameter IC und QC. Der IC-Wert ist ein Korrektur-Faktor zur Anwendungauf den Wert in der Nachschlagetabelle LUT-I, welche durch den Wertdes Adressierungssignals indiziert ist, welches dem berechnetenPT-Wert entspricht. Ebenso ist der QC-Wert ein Korrektur-Faktor zur Anwendungauf den Wert in LUT-Q, welcher dem berechneten PT-Wertentspricht. Die Werte IC, QC andPT werden aus dem gewonnenen Doppelpaar mitder folgenden Gleichung berechnet: IC =(IT × IA) + (QT × QA) QC =(QT × IA) – (IT × QA) PT =(IT × IT) + (QT × QT)
    [0062] Dieberechneten Werte IC und QC werdenauf die Inhalte der Nachschlagetabelle LUT-I angewendet (auf einespäterzu beschreibende Weise) und der DSP fährt dann fort, die Werte, dienun am Kopf des FIFO-Zwischenspeicher stehen, auszulesen, um dasnächstePaar pseudo-gleichzeitiger Doppel zu ermitteln. Der DSP berechnetIC-, QC- und PT-Werte für das nächste Doppelund wendet die IC- und QC-Werteauf die entsprechenden Nachschlagetabelle LUT-I-Einträge an, wievom PT-Wert spezifiziert. Der DSP verarbeitetjedes von den FIFO-Zwischenspeichern gespeicherte Doppel-Paar aufdiese Weise. Um eine Iteration des Korrekturprozesses abzuschließen, werdendie Zwischenspeicher mehrere Male aufgefüllt und die Inhalte wie obenbeschrieben verarbeitet, um mehr IC-, QC- und PT-Werte zuerzeugen.
    [0063] DasVerfahren, die IC- und QC-Werteauf die Nachschlagetabelle LUT-I anzuwenden, wird nun beschrieben.Währendseiner Verarbeitung der Inhalte der Zwischenspeicher wird der DSP üblicherweise vielePaare von IC- und QC-Wertenerzeugen und einige dieser Paare werden sich auf die gleichen Abschnittedes Adressierungssignals der Nachschlagetabellen beziehen. Das heißt, dasseinige Nachschlagetabellenwerte durch die Anwendung einiger IC- oder QC-Wertemodifiziert werden. Die IC- und QC-Werte werden so auf die Nachschlagetabellenwerteangewendet, dass die Wirkung einiger IC-und QC-Werte dort ausgeglichen wird, wosie auf den gleichen Nachschlagetabelleneintrag angewendet werden.Der DSP erreicht dies, indem er für jeden Nachschlagetabellen-Eintrageinen laufenden Mittelwert des Korrektur-Parameter-Werts ermittelt,der wiederum an den Nachschlagetabellen-Eintrag angewendet wird. Üblicherweisewerden laufende Mittelwerte durch Worte (Words) dargestellt, dieeine bestimmte Anzahl von Bits enthalten, die größer als die Bitanzahl der Abtastwerteist, die vom ADU 48 erzeugt werden (die Gründe dafür werdenin Kürzeerklärt). Sobaldalle IC- und QC-Werteverarbeitet sind, werden die laufenden Mittelwerte zu ihren entsprechenden Nachschlagetabelleneinträgen addiert,um eine Iteration des Korrekturprozesses abzuschließen.
    [0064] Wiegenau die im HFV-Ausgangssignal auftretende Verzerrung unterdrückt werdenkann, hängt vonvielen Faktoren ab, unter anderem auch vom Grad der digitalen Auflösung derAbtastwerte, die der ADU 48 erzeugt. Unter der digitalenAuflösungdes ADU's 48 verstehtman die Anzahl der Bits, mit Hilfe derer der Wandler die von ihmerzeugten Abtastwerte darstellt. Im Allgemeinen gilt, dass eineErhöhungder digitalen Auflösungdes ADU 48 zu einer Verbesserung der Genauigkeit der erreichtenVerzerrungsunterdrückungführt.Statistische Fehler im System, wie etwa durch ADU-Quantisierung verursacht,können dazuführen,dass die Genauigkeit der erlangten Verzerrungsunterdrückung hinterder Geforderten zurückbleibt,da der ADU 48 Abtastwerte erzeugt, die eine geringere Anzahlvon Bits enthalten als tatsächlicherforderlich. Da im Nachschlagetabellen-Korrekturprozess laufendeMittelwerte benutzt werden, die eine höhere Anzahl von Bits enthalten,kann die Differenz zwischen der tatsächlichen und erforderlichen Anzahlvon Bits, die bei den von dem ADU 48 erzeugten Abtastwertenverwendet werden, eliminiert werden. Dies ist gleichzusetzen miteiner Verminderung der technischen Anforderungen, die an den ADU 48 inBezug auf einen vorgegebenen Grad Genauigkeit bei der erreichbarenVerzerrungsunterdrückunggestellt werden, was wiederum zu einer Reduzierung der Gesamtkostendes Systems führenkann.
    [0065] Eswird angemerkt, dass die Abtastwerte der HFV- und Senderausgangssignale,die zur Korrektur der Nachschlagetabellenwerte genutzt werden, alle über denWeg 58 ermittelt werden, der sich zwischen dem Schalter 32 unddem ADU 48 erstreckt. Daher wird jeder Mechanismus, derFehler in diesem Weg verursacht, sowohl die Abtastwerte des HFV-Ausgangssignalsals auch die Abtastwerte des Senderausgangssignals insoweit beeinflussen,dass systematische, vom Weg 58 eingeführte Fehler, d.h. Fehler, diereproduzierbar sind, weitgehend aufgehoben werden. Wenn beispielsweisesystematische vom Weg 58 verursachte Fehler zu einem pseudo-gleichzeitigenDoppel-Paar mit Werten D'T und D'A anstatt DT undDA führen,wird der DSP die zwei Korrekturparameter und den Hüllkurvenparameteranstelle von IC, QC undPT auf die Werte I'C und Q'C undP'T festlegen.Die Werte I'C und Q'C werden jedoch auf die NachschlagetabelleLUT-I und nicht auf die von Wert PT spezifiziertenNachschlagetabellenwerte angewendet, was zur Folge hat, dass systematischevom Weg 58 eingeführteFehler neutralisiert werden.
    [0066] Einigeweitere Ausführungsformender Erfindung werden nun beschrieben.
    [0067] Beider oben unter Bezugnahme auf 1 und 2 beschriebenen Ausführungsform,wird ein laufender Mittelwert fürjeden der IC- und QC-Parameter für jedender Nachschlagetabellenwerte ermittelt, so dass der Prozess derMittelwertbildung die effektive Auflösung des ADU 48 verbessert.Diese Mittelwertbildung muss jedoch direkt auf die IC-und QC-Werte angewendet werden. Zum Beispielwird bei der vorangegangenen Ausführungsform, die anhand von 1 und 2 beschrieben wurde, ein laufender Mittelwertfür IC- und QC-Werte ausallen Nachschlagetabelleneinträgenermittelt, um systematische Fehler zu bekämpfen und die effektive Auflösung desADU 48 zu erhöhen.Bei anderen Ausführungsformenwird die Mittelwertbildung anstatt auf die IC-und QC-Werte aufdie pseudo-gleichzeitigen Paare angewendet was nun beschrieben ist.
    [0068] Diesemodifizierte Ausführungsformarbeitet ähnlichwie die anhand von 1 und 2 Beschriebene bis zu demPunkt, an dem der DSP damit beginnt, die pseudogleichzeitigen Doppelpaareaus dem FIFO-Zwischenspeicher zu verarbeiten. Bei dieser modifiziertenAusführungsformunterhältder DSP eine Reihe von Binärdaten,von denen jede einen anderen Bereich des Parameters PT betrifft.Jeder dieser Bereiche entspricht einem Entsprechenden der Bereichedes Adressierungssignals, welche wiederum den Einträgen in denNachschlagetabellen entsprechen. Anders ausgedrückt, jede Binärdatei hat seineEntsprechung in einem Paar von Nachschlagetabelleneinträgen, jeweilseines in der LUT-I und eines in der LUT-Q. Der DSP berechnet einenPT-Wert für jedes pseudo-gleichzeitigeDoppelpaar, das er findet, und weist das Doppelpaar der Binärdatei zu, dessenBereich den berechneten PT-Wert enthält. Aufdiese Weise kann der DSP alle Doppelpaare in den FIFO-Zwischenspeichernden PT -Binärdateien zuweisen. Der DSPermittelt laufende Mittelwerte der Inhalte jeder Binärdatei,indem er einen Mittelwert IA, einen MittelwertQA, einen Mittelwert IT undeinen Mittelwert QT für jede Binärdatei berechnet. Diese Mittelwertewerden zur Berechnung der Mittelwerte IC und QC fürjede Binärdateiherangezogen, und diese Korrekturwerte werden auf ihre entsprechendenNachschlagetabellen-Einträgeangewendet. Die Berechnung der Mittelwerte zur Vermeidung von statistischenFehlern wird somit im Vergleich zu der oben anhand von 1 und 2 beschriebenen Ausführungsform an einer anderenStelle des Korrekturprozesses durchgeführt.
    [0069] 3 zeigt eine weitere Ausführungsform, beider die Verzögerungzwischen den Versionen der Sender- und HFV-Ausgangssignale, diean Schalter 32 gesandt werden, nun teilweise bei einerZwischenfrequenz (ZF) implementiert ist und nicht bei einer im Hauptübertragungswegverwendete HF-Trägerfrequenz.
    [0070] Wiein 3 gezeigt, wurdedie Verzögerungsleitung 18 aus 1 durch ein Verzögerungselement 18a ersetztund durch ein weiteres Verzögerungselement 18b ergänzt. DieVersion des HFV-Ausgangssignals, die vom Hauptübertragungsweg durch den Verteiler 16 abgelenktwird, wird in einem Mischer 38a mit einem Signal von einemEmpfängeroszillator 36a gemischt.Das Ausgangssignal des Mischers 38a enthält sowohlaufwärtsumgesetzte als auch abwärtsumgesetzte Versionen des HFV-Ausgangssignals. Das Ausgangssignaldes Mischers 38a passiert dann das Verzögerungselement 18b undwird dem Schalter 32 zugeführt. Die Version des Senderausgangssignals,die vom Verteiler 30 abgeht, wird in Mischer 58 auchmit dem Ausgangssignal des Empfängeroszillators 36a gemischt. DasAusgangssignal des Mischers 58, welches sowohl aufwärts umgesetzteals auch abwärtsumgesetzte Versionen des Senderausgangssignals enthält, wirddem Schalter 32 zugeführt.Das Ausgangssignal des Schalters 32 wird durch den BPF 40a gefiltertund anschließendan dem ADU 48 angelegt.
    [0071] DieMischer 38a und 58 sind baulich gleich und nutzenbeide den gleichen Empfängeroszillator. Deshalbwird bei der in 3 gezeigtenAnordnung der Vorteil weitgehend bewahrt, die Abtastwerte der Sender-und des HFV-Ausgangssignale, die bei dem ADU 48 ankommen,in etwa denselben Fehlerquellen unterworfen sind.
    [0072] DasAusgangssignal des Schalters 32 enthält sowohl aufwärts umgesetzteals auch abwärts umgesetzteVersionen entweder des Sender- oder des HFV-Ausgangssignals. DerBPF 40a blockiert die aufwärts umgesetzten Versionen desSignals. Die abwärtsumgesetzte Version des Signals, die den BPF 40a durchläuft, liegtbei der ZF. Aufgrund dieser Operation des BPF 40a, kontrolliertder ADU 48 nur die abwärtsumgesetzten Versionen des Signals, das vom Mischer 38a zugeführt wird.Deshalb muss das Verzögerungselement 18b lediglichso ausgelegt sein, dass die auf die ZF abwärts umgesetzten Versionen desHFV-Ausgangssignals verarbeitet werden können, da die vom Mischer 38a erzeugteaufwärts umgesetzteVersion des HFV-Ausgangssignals vom BPF 40a verworfen wurde.Dies erlaubt eine größere Flexibilität hinsichtlichder Auslegung des Verzögerungselements 18b,da nur dessen Vermögen,ZF-Signale zu verarbeiten von Interesse ist. Ansonsten ist das Systemin 3 fast identischmit dem von 1.
    [0073] In 1 operiert die Verzögerungsleitung 18 mitHF-Signalen, die den Hauptübertragungsweg durchlaufen.Bei der alternativen Ausführungsform von 4 wurde die Verzögerungsleitung 18 durch einVerzögerungselement 18e ersetzt,das bei einer ZF arbeitet.
    [0074] DasHF-Ausgangssignal des Senders 12 wird im Mischer 60 miteinem Signal von LO 36b gemischt. Das Ausgangssignal desMischers 60 enthält alsoeine aufwärtsumgesetzte und eine zu der ZF abwärts umgesetzte Version desSenderausgangssignals, wofürdas Verzögerungselement 18c ausgelegtist. Ein weiterer Mischer 62 ist am Ausgang des Vektormodulatorsim Hauptübertragungsweginstalliert. Der Mischer 62 mischt das Ausgangssignal des Vektormodulatorsmit dem Ausgangssignal des LO 36b. Das Ausgangssignal desMischers 62 enthält einevom Mischer 60 abwärtsumgesetzte und eine vom Mischer 62 aufwärts umgesetzte Version des Senderausgangssignals.Der BPF 64 sorgt dafür, dassnur diese Version des Senderausgangssignals dem HFV 26 zugeführt wird.
    [0075] Dader BPF 64 alle Versionen des Senderausgangssignals bisauf jene verwirft, die vom Mischer 60 auf die ZF abwärts umgesetztwurden, ist hinsichtlich der Beschaffenheit des Verzögerungselements 18e nurdessen Fähigkeit,Signale bei der ZF verarbeiten zu können, von Interesse, was zueiner größeren Flexibilität hinsichtlichder Auslegung und Implementierung des Verzögerungselements 18e führt. In 4 liegt der Vektormodulatorzwischen den Mischern 60 and 62 in dem Hauptübertragungsweg.Es ist jedoch ebenso möglich,den Vektormodulator am Ausgang von Mischer 62 anzuordnen.Ansonsten ist das System in 4 fastidentisch mit dem von 1 gezeigten.
    [0076] 5 zeigt eine weitere alternativeAusführungsform,in welcher die Verzögerungsleitung 18 von 1 durch zwei Verzögerungselemente 18d und 18e ersetztwurde. Die Verzögerungselemente 18d und 18e liegenjeweils am Eingang und Ausgang des Verteilers 14 auf demHauptübertragungsweg. EinzusätzlicherVerteiler 66 ist zwischen dem Sender 12 und demVerzögerungselement 18d aufdem Hauptübertragungsweginstalliert. Der Verteiler 66 lenkt eine Version des Senderausgangssignalsweg vom Hauptübertragungswegund führtes dem Schalter 32 zu. Daher ist in dem System von 5 der Verteiler 30 von 1 weggelassen.
    [0077] DieAnordnung der Verzögerungselemente in 5 erleichtert den Einsatzeines Ober flächenwellen-Elementes(OFW-Element) als Verzögerungselement 18d.Da das Verzögerungselement 18d vordem Verteiler 14 angeordnet ist, welcher die Hüllkurveninformationfür dasSenderausgangssignal an die DVE 42 weitergibt, sind dieAnforderungen bzgl. Gruppenlaufzeitwelligkeit und Welligkeit vonAmplitude- und Phase bei der Realisierung des Verzögerungselements 18d alsOFW-Element wesentlich geringer. Das Verzögerungselement 18e kannals koaxiale Verzögerungsleitungrealisiert sein. Die Auswirkungen der Gruppenlaufzeitwelligkeitauf den Korrekturprozess, währenddessen die Nachschlagetabellenwerte angeglichen werden, können durchdie Implementierung eines korrektiven Filterverfahren in der DVE 42 gemildertwerden. Ansonsten ist das System von 5 fastidentisch mit dem von 1.
    [0078] 6 zeigt eine weitere alternativeAusführungsform,in welcher die Verzögerungsleitung 18 aus 1 durch ein Verzögerungselement 18f ersetztund durch ein weiteres Verzögerungselement 18g ergänzt ist.Das Verzögerungselement 18g operiertmit der Version des HFV-Ausgangssignals, die vom Verteiler 16 zumSchalter 32 gelenkt wird. Das Verzögerungselement 18g kannals OFW-Element implementiert sein, obwohl dieses über einerelativ hohe Leistungsfähigkeitverfügenmuss, denn jeder Fehler des Verzögerungselements 18g (entweder systematischeFehler oder Fehler aufgrund der Nichtlinearität in der Antwort des Verzögerungselements)schlägtsich in der Version des HFV-Ausgangssignals nieder, das vom Schalter 32 abgetastet wird,jedoch nicht in der Version des Senderausgangssignals, die vom Schalter 32 abgetastetwird. Das heißt,Fehler, die vom Verzögerungselement ausgehen,werden durch den Vergleichsvorgang während des Prozesses zur Korrekturder Nachschlagetabellenwerte, welcher vom DSP innerhalb des DVE's 42 ausgeführt wird,nicht ausgeglichen. Ansonsten ist das System von 6 fast identisch mit dem von 1.
    [0079] In 7 ist eine weitere Ausführungsform gezeigt.Die Ausführungsformin 7 unterscheidet sichvon der von 1 hauptsächlich dadurch,dass eine bestimmte Funktionalitätdes Senders 12 von 1 indie DVE 42a integriert ist. Das System von 7 enthält auch eine Informationsquelle 66,die ein Basisbandsignal mit Informationen erzeugt (z.B. codierteDigitalsprache), welches von der Basisstation gesendet werden soll.Das Basisbandsignal wird der DVE 42a zugeführt, woseine Hüllkurvefestgestellt wird. Die Werte der Basisbandsignal-Hüllkurve werdenzur Indizierung der Nachschlagetabellen LUT-I und LUT-Q verwendet,um die I- and Q-Kanal-Korrektursignale zur Anwendung auf dem Vektormodulatorim Hauptübertragungswegzu erzeugen. Die DVE 42a enthält auch einen DAU 68,um das Basisbandsignal in ein analoges Signal umzusetzen, welchesan einen Frequenz-Aufwärtsumsetzerangelegt wird, der hier schematisch durch Mischer 70 und LO 72 dargestelltist. Das Ausgabesignal des Aufwärtsumsetzersist ein HF-Signal der gewünschten Übertragungsfrequenzund wird an dem Eingang des Verteilers 14 angelegt. DasHF-Ausgangssignal des Aufwärtsumsetzersentspricht dem Ausgangssignal des Senders 12 in 1. Ansonsten ist das in 7 gezeigte System fast identischmit dem, welches anhand von 1 beschriebenwurde.
    [0080] 8 zeigt eine Abwandlungdes Aufbaus von 7. In 7 wird das Basisbandsignal,welches von der Informationsquelle 66 erzeugt wird, aufwärts umgesetztund dem Vektormodulator zugeführt.In 8 wird dem Vektormodulatorein Trägersignalzugeführt,das von einem Kanalsynthesizer 74 erzeugt wird, dessenFrequenz sich in der Mitte des gewünschten HF-Übertragungskanals befindet.
    [0081] Diebeiden Prozesse der Modulation des Basisbandsignals hin zum Ausgangdes Kanal-Synthesizersund der Vorverzerrung des Eingangssignals für den HFV 26 werdenim System von 8 miteinanderkombiniert. Die Nachschlagetabellen in der DVE 42a werdenvon der Hüllkurvedes Basisbandsignals adressiert, um Steuersignale zu erzeugen, die andie Multiplizierer 20 und 22 im Vektormodulator angelegtwerden. Die Werte, die in den Nachschlagetabellen gespeichert sind,werden so berechnet, dass sie bei dem Vektormodulator die Informationendes Basisbandsignals mit einem geeigneten Maß an Vorverzerrung einführen.
    [0082] Dadie Informationen des Basisbandsignals und die Vorverzerrung demEingangssignal des HFV's 26 gleichzeitigzugeführtwerden, ist es nicht möglichein Signal aus dem zum HFV 26 führenden Übertragungsweg zur Verfügung zustellen, welches man mit dem Ausgangssignal des HFV's 26 vergleichenkönnte,um eine eventuelle Rest-Verzerrungim HFV-Ausgangssignal festzustellen. Bei den vorangegangenen Ausführungsformenkonnten Fehler auf dem Übertragungsweg 80 zwischendem Schalter 32 und der DVE 42a weitgehend außer Achtgelassen werden, da ein Vergleich von vom Schalter 32 erfassteSignale von dem Verteiler 14 und 16 stattfindet.Ein derartiger Vergleich kann beim System von 8 nicht stattfinden, da ein Signal des Übertragungswegeshin zu HFV 26 fehlt, das zu dem Vergleichsprozess herangezogenwerden könnte.
    [0083] Umdieses Problem zu lösen,wird dem Schalter 32 ein Referenzsignal von einer Referenzsignalquelle 76 zugeführt, anstelleeines Signals von dem Weg, der zu dem HFV 26 führt. DieDVE 42a kann den Schalter 32 so steuern, dassdas Signal von der Referenzsignalquelle 76 zu der DVE 42a gesendetwird. Der DVE 42a werden die Charakteristiken des Signalsbekannt gegeben, welches von der Referenzsignalquelle 76 erzeugtwird, und daher ist der DVE 42 in der Lage, die Fehlerzu messen, die währendder auf dem Weg vom Schalter 32 zu der DVE 42a durchgeführten Abwärtsumsetzung,Filte rung und Analog-Digital-Wandlung entstehen. Die DVE 42a kalibriertmit Hilfe dieser Fehlermessungen die Abtastwerte des HFV-Ausgangssignals,die sie überdem Schalter 32 erhält.Diese kalibrierten Abtastwerte könnendann mit dem Basisbandsignal von der Informationsquelle 66 verglichenwerden und jede auftretende Abweichung kann der Restverzerrung desHFV-Ausgangssignal zugeordnet werden. Ansonsten ist das System von 8 fast identisch mit dem,welches anhand von 1 beschrieben wurde.
    [0084] 10 zeigt eine Variante desAufbaus von 1, in welcherder Abwärtsumsetzer,dargestellt durch Oszillator 36 und Mischer 38,weggelassen ist. Der ADU 48 ist hier so eingerichtet, dasser die Signale, die er vom Schalter 32 erhält, unterabtastet,um eine Abwärtsumsetzungdieser Signale anstelle des fehlenden Abwärtsumsetzers zu erreichen.Die niedrigere Abtastfrequenz des ADU 48 erlaubt auch das direkteAbtasten von Hauptübertragungswegssignalenmit relativ niedrigen Frequenzen, die keine Abwärtsumsetzung benötigen, bevorsie den ADU 48 erreichen. Ansonsten ist das System von 10 fast identisch mit dem,welches anhand von 1 beschriebenwurde.
    [0085] Nunwerden noch einige weitere Ausführungsformenanhand von 11 bis 14 beschrieben, die ähnlich derAusführungsformin 7 sind. 11 bis 14 zeigen eine vollständige Senderlösung mitdigitalem Eingang und HF-Ausgang. In 11 bis 14 auftretende Elemente,die in vorhergehenden Abbildungen gezeigt wurden, beziehen sichauf dieselben Bezugszeichen und werden nicht nochmals näher beschrieben.
    [0086] In 11 wird das digitale Eingangssignalin Form eines Informationssignals, typischerweise ein kodiertesSprachsignal, entweder der DVE 42 zugeführt oder darin erzeugt. Sobaldalle fürdas Informationssignal notwendigen Digitalsignalverarbeitungsoperationenbeendet sind, wird das Informationssignal über den DAU 86 dem analogenBereich zugeführt. Dasanaloge Ausgangssignal des DAU's 86 durchläuft eineFrequenzaufwärtsumsetzungzu HF im Aufwärtsumsetzer 88 undwird dann einem Vektormodulator 90 zugeführt, wiezum Beispiel der von Verteiler 19, Multiplizierern 20 und 22 undKombinator 24 in 1 abgebildete.Wie in 1 hat der Vektormodulator 90 hierdie Aufgabe, das Ausgangssignal des Aufwärtsumsetzers 88 aufdem Weg zum HFV 92 vorzuverzerren. Die EingangssteuersignaleI_in und Q_in des Vektormodulators 90 werden von der DVE 42a aufder Grundlage eines Rückkopplungssignals erzeugt,was in Kürzebeschrieben wird. Zwei Koppler 94 und 96 im Hauptübertragungswegversorgen den Schalter 32 mit dem HF-Eingangssignal des HFV's 26 bzw.des verstärktenHF-Ausgangssignals des HFV's.Wie bei vorhergehenden Ausführungsformentastet der ADU 48 abwechselnd die Wellenformen der Signale,die durch die Koppler 94 und 96 gehen, wie vomHF-Schalter 32 gesteuert und von der DVE 42a kontrolliertab. Die Abschnitte der Wellenformen, die über den ADU 48 vonder DVE 42a erfasst werden, werden dann, wie anhand von 1, 2 und 9 beschrieben,verarbeitet.
    [0087] Damitder Schalter 32 eine pseudo-gleichzeitige Abtastung derSignale der Koppler 94 und 96 vornehmen kann,ist ein Oberflächenwellenelement (OFW-Element) 98 zwischendem Koppler 94 und dem Schalter 32 vorgesehen,um am Schalter 32 eintreffende Signale vom Koppler 94 relativzu Signalen am Koppler 96 eintreffende Signale zu verzögern. DasOFW-Element 98 führteine Verzögerungein, die ausreicht, damit der Schalter 32 einen Abschnittder HFV-Ausgangswellenform abtasten kann, bevor er einen Abschnittder HFV-Eingangswellenform abtastet, welche den abgetasteten Teilder HFV-Ausgangswellenform erzeugt. Durch den Einsatz des OFW-Elements 98 indem Weg zwischen dem Koppler 94 und dem Schalter 32 kanndas Verzögerungselement,das dem Koppler 14 in 1 folgt,weggelassen werden, was zum Ergebnis hat, dass der Hauptübertragungswegkeine Verluste mehr erleidet, die mit dem Verzögerungselement verbunden sind.
    [0088] Ansonstenist das System von 11 fast identischmit dem von 7.
    [0089] DieAusführungsformvon 12 arbeit ähnlich wiejene von 11 und nunwerden nur die wichtigsten Unterschiede beschrieben. Der Hauptunterschiedliegt darin, dass der Schalter 32a hier statt bei HF beiZF arbeitet. Verschiedene andere Modifikationen wurden wie folgtan diesem System vorgenommen, um einen ZF-Schalter einsetzen zukönnen,wie nun diskutiert wird.
    [0090] Dader Schalter 32a nun bei einer ZF arbeitet, besteht keineVeranlassung einen Abwärtsumsetzerzwischen dem Schalter und dem ADU 48 einzubinden. Um jedochdem Schalter 32a ZF-Signale zuzuführen, ist ein Abwärtsumsetzer 100 notwendig, umdas vom Koppler 96 erhaltene Signal von HF zu ZF abwärts umzuwandeln.Das andere Eingangssignal fürden Schalter 32a wird bei ZF direkt von der DVE 42a zugeführt, wasim Folgenden beschrieben wird.
    [0091] DieDVE 42a ist so ausgelegt, dass sie eine Reihe von Operationenmit dem Informationssignal ausführt,welches übertragenwerden soll. Die letzten zwei Operationen in dieser Reihe sind diedigitale Vorverzerrung des Informationssignals (deshalb der Wegfalldes Vektormodulators 90) und ein Entzerrungs-Filterungs-Prozess.Die DVE 42a führtnach Abschluss der digitalen Vorverzerrung und Entzerrung dem DAU 86a dasInformationssignal zu, von wo aus sie das Signal, nun in analogerForm, zu dem Aufwärtsumsetzer 88 unddem HFV 26 ausbreitet. Der DAU 86a ist Teil einesDoppel-DAU- Moduls 102. Derandere DAU, 104, der im Modul 102 enthalten ist, wirdvon der DVE 42a mit einer zeitverzögerten Version des Informationssignalsversorgt, welches den Zustand vor der digitalen Vorverzerrung undEntzerrung aufweist. Die Zeitverzögerung ist symbolisch bei 106 dargestellt.Die DVE 42a sendet überdas Modul 102 ZF-Signale aus und daher das Signal vom DAU 104 direktdem Schalter 32a zugeführtwird, ohne die Frequenz noch einmal umzusetzen. Die digitale Verzögerung 106 nimmtdie Stelle des OFW-Elements 98 von 11 ein, wodurch die Anzahl der Komponentennoch einmal verringert werden kann.
    [0092] DasSystem von 13 ist fastidentisch mit dem von 12.Der Hauptunterschied liegt darin, dass der ZF-Schalter 32a hiermit einem zusätzlichen Eingangssignalversorgt wird, was in Kürzebeschrieben wird. Ansonsten ist Betrieb des Systems von 13 fast gleich des Systemsvon 12.
    [0093] DerSubtrahieren 108 hat die Aufgabe, ein Restverzerrungssignalzu erzeugen, indem er eine Reinversion des HFV-Eingangssignals vom HFV-Ausgangssignalsubtrahiert. Natürlichmüssen diezwei Signale denselben Verstärkungsgrad-oder -faktor besitzen, zeitlich synchronisiert sein und dieselbeTrägerfrequenzhaben, damit die Subtraktion Gültigkeithat. Das Restverzerrungssignal wird in der DVE 42a verarbeitet,um die Verzerrung zu korrigieren, die durch den Memory-Effekt desHFV's 26 verursachtwird. Mit dem Begriff "Memory-Effekt" soll die Tendenzeines HFV's beschriebenwerden, ein verzerrtes Ausgabesignal zu erzeugen, das eher historischen,als aktuellen Werten der Parameter eines Eingangssignals zuzuordnenist. Ein Verfahren, mit dem dieser Memory-Effekt-Verzerrung entgegengewirkt werdenkann, ist in der Internationalen Patentanmeldung Nr. PCT/GB02/02767der Andrew Corporation beschrieben.
    [0094] Dasneue Eingangssignal fürden ZF-Schalter 32a wird von einem Subtrahieren 108 bereitgestellt.Das Eingangssignal zu dem Subtrahieren 108 sind das Ausgangssignaldes DAU's 104 unddas Signal des Kopplers 96. Das Ausgangssignal des DAU's 104 istim Wesentlichen das Eingangssignal zu dem HFV 26 vor derVorverzerrung und Aufwärtsumsetzungvon ZF zu HF und das Signal des Kopplers 96 ist das HFV-Ausgangssignal.Der Subtrahierer 108 kann deshalb das Signal, das von dem DAU 104 zugeführt wird,von dem Signal subtrahieren, das vom Koppler 96 zugeführt wird,um die Restverzerrung zu messen, welche noch im Ausgangssignal desHFV's 26 übrig gebliebenist. Diese Subtraktion wird durch ein variables Dämpfungsglied 110 unterstützt, welchessicherstellen kann, dass die Signale, die einer solchen Subtraktionunterworfen werden, die gleiche Skalierung aufweisen.
    [0095] Damitdie Subtraktion erfolgreich durchgeführt werden kann, müssen dieSignale, die beim Subtrahierer 108 eintreffen, zeitlichkorrekt synchronisiert sein. Deshalb muss die Zeitverzögerung 106a, diemit der Version des Informationssignals operiert, welches dem DAU 104 zugeführt wird,in der Lage sein, zwischen zwei Verzögerungseinstellungen umzuschalten.Die erste Verzögerungseinstellungwird eingesetzt, wenn der ZF-Schalter 32a,wie bei vorherigen Ausführungsformen,für einepseudo-gleichzeitige Abtastung verwendet wird, und die zweite Verzögerungseinstellung(mit einem erheblich kürzeren Verzögerungswert)wird eingesetzt, wenn es erforderlich ist, die am Subtrahierer 108 eintreffendenSignale zeitlich zu synchronisieren, um das Restverzerrungs-Signal zu erzeugen.
    [0096] DieAusführungsformin 14 ist fast identischmit der von 13. DerHauptunterschied liegt darin, dass der DAU 104, welcherbei ZF arbeitet, durch ein Paar DAUs 112 ersetzt ist, dieso ausgelegt sind, dass sie mit Basisbandsignalen operieren. Entsprechendführt dieDVE 42a das Informationssignal (in seiner Form ohne Vorverzerrungund Entzerrung) dem DAU 112 in Basisband-Quadratur-Formatzu. Das analoge Quadratur-Basisbandsignal, das von Modul 112 erzeugtwird, wird dann einer Aufwärtsumsetzungzu ZF im Aufwärtswandler 114 unterzogen, bevores dem Subtrahieren 108 und dem HF-Schalter 32a zugeführt wird.Ansonsten ist der Betrieb des Systems von 14 fast identisch mit dem von 13.
    权利要求:
    Claims (33)
    [1] Vorrichtung zur Abtastung von ersten und zweitenSignalen in einer Signalverarbeitungsanordnung, wobei die Vorrichtungumfasst: einen Abtaster, der eingerichtet ist, Abschnitte der Wellenformsowohl der ersten als auch der zweiten Signale abzutasten; einenSchalter, der eingerichtet ist, abwechselnd eine Verbindung desAbtasters mit einer Stelle in der Anordnung, wo das erste Signalabgetastet werden kann, und mit einer Stelle in der Anordnung, wodas zweite Signal abgetastet werden kann herzustellen; einenZeitgeber, der eingerichtet ist, den Betrieb des Schalters zeitlichso zu steuern, dass der Abtaster einen ersten Wellenformabschnittdes ersten Signals und einen zweiten Wellenformabschnitt des zweiten Signalsabtastet, wobei das zweites Signal auf das erste Signal anspricht, und derZeitgeber eingerichtet ist, eine Ausbreitungsverzögerung zwischenden Stellen zu verwenden, so dass der zweite Abschnitt zumindesteinen Teil umfasst, der in Antwort auf den ersten Abschnitt erzeugt wurde.
    [2] Vorrichtung gemäß Anspruch1, bei der der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlichso zu steuern, dass der Abtaster die ersten und zweiten Abschnittenacheinander abtastet.
    [3] Vorrichtung gemäß Anspruch1, bei der der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlichso zu steuern, dass der Abtaster zuerst den zweiten Abschnitt unddann den ersten Abschnitt abtastet.
    [4] Vorrichtung gemäß Anspruch1, bei der die Anordnung ein Verzögerungselement enthält, welches eingerichtetist, eines der ersten und zweiten Signale relativ zu dem Anderenzu verzögern.
    [5] Vorrichtung gemäß Anspruch4, bei der das Verzögerungselementauf das erste Signal wirkt.
    [6] Vorrichtung gemäß Anspruch4, bei der das Verzögerungselementauf das zweite Signal wirkt.
    [7] Vorrichtung gemäß Anspruch1, ferner umfassend einen Controller, der eingerichtet ist, dieAbtastwerte der ersten und zweiten Abschnitte zu verwenden, um einoder mehrere Steuersignale zur Anwendung auf die Anordnung zu erzeugen,um den Betrieb der Anordnung zu steuern.
    [8] Vorrichtung gemäß Anspruch7, bei der der Controller einen Speicher umfasst, der eingerichtetist, aus den Abtastwerten erhaltene Werte zu speichern und derController eingerichtet ist, die Werte, die sich auf das erste Signalbeziehen, mit den Werten, die sich auf das zweite Signal beziehen,zeitlich zu synchronisieren zur Vorbereitung, aus den Werten daseine oder die mehreren Kontrollsignale abzuleiten.
    [9] Vorrichtung gemäß Anspruch7, bei der der Controller eingerichtet ist, aus den AbtastwertenWerte eines Parameters zu erhalten, die Werte in Binärdateienzu allokieren und die Werte in den Binärdateien zu mitteln.
    [10] Vorrichtung gemäß Anspruch7, bei der der Controller eingerichtet ist, aus den AbtastwertenWerte eines Parameters zu ermitteln, die Werte in Binärdateienzu allokieren und Idealwerte des Parameters für die Binärdateienzu verwenden, um die Inhalte der Binärdateien zu bewerten.
    [11] Vorrichtung gemäß Anspruch1, bei der die Anordnung erste und zweite Teile, in denen digitalebzw. analoge Signalverarbeitung stattfindet, und erste und zweiteDigital-Analog-Umsetzer umfasst, wobei das erste Signal in dem erstenTeil verarbeitet wird, um ein Zwischensignal zu erzeugen, dererste Digital-Analog-Umsetzer das Zwischensignal dem zweiten Teilbereitstellt, und der zweite Digital-Analog-Umsetzer das ersteSignal dem Schalter bereitstellt.
    [12] Vorrichtung gemäß Anspruch11, bei der der erste Teil eingerichtet ist, eine digitale Verzögerung aufdas erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzerauszuüben.
    [13] Vorrichtung gemäß Anspruch11, ferner umfassend einen Frequenzumsetzer, der eingerichtet ist,die Frequenz des ersten Signals zwischen dem zweiten Digital-Analog-Umsetzerund dem Schalter hinsichtlich der Frequenz umzusetzen.
    [14] Vorrichtung gemäß Anspruch11, bei der der Schalter ein ZF-Schalter ist.
    [15] Vorrichtung gemäß Anspruch1, ferner umfassend einen Subtrahierer, der eingerichtet ist, aus denersten und zweiten Signalen ein Differenzsignal als drittes Eingangssignalfür denSchalter zur wählbarenZuführungzu dem Abtaster zu erzeugen.
    [16] Vorrichtung gemäß Anspruch7, bei der die Signalverarbeitungsanordnung einen Verstärker umfasstund mindestens eines des einen oder der mehreren Steuersignaledazu dient, den Grad der Verzerrung zu steuern, welche durch denVerstärkerwährendseines Betriebs verursacht wird.
    [17] Vorrichtung gemäß Anspruch16, bei der das erste Signal ein durch den Verstärker zuverstärkendesSignal und das zweite Signal das Ergebnis der Verstärkung des erstenSignals mittels des Verstärkerist.
    [18] Signalverarbeitungssystem, umfassend: eineSignalverarbeitungsanordnung, einen Abtaster, der eingerichtetist, Abschnitte der Wellenformen von ersten und zweiten, in derAnordnung auftretenden Signalen abzutasten; einen Schalter,der eingerichtet ist, abwechselnd eine Verbindung des Abtastersmit einer Stelle in der Anordnung, wo das erste Signal abgetastetwerden kann, und mit einer Stelle in der Anordnung, wo das zweitesSignal abgetastet werden kann, herzustellen, und einen Zeitgeber,der eingerichtet ist, den Betrieb des Schalters zeitlich so zu steuern,dass der Abtaster einen Abschnitt der ersten Wellenform des erstenSignals und einen Abschnitt der zweiten Wellenform des zweiten Signalsabtastet, und einen Controller, der eingerichtet ist, mit Hilfeder Abtastwerte der ersten und zweiten Abschnitte ein oder mehrereSteuersignale zur Anwendung bei der Anordnung zu erzeugen, um denBetrieb der Anordnung zu steuern, wobei das zweite Signal aufdas erste Signal anspricht, und der Zeitgeber eingerichtetist, eine Ausbreitungsverzögerungzwischen den Stellen zu verwenden, so dass der zweite Abschnittzumindest einen Teil umfasst, der in Antwort auf den ersten Abschnitterzeugt wurde.
    [19] System gemäß Anspruch18, bei dem der Zeitgeber eingerichtet ist, den Betrieb des Schalters zeitlichso zu steuern, dass der Abtaster die ersten und zweiten Abschnittenacheinander abtastet.
    [20] System gemäß Anspruch18, bei dem der Zeitgeber eingerichtet ist, den Betrieb des genannten Schalterszeitlich so zu steuern, dass der Abtaster zuerst den zweiten Abschnittund dann den ersten Abschnitt abtastet.
    [21] System gemäß Anspruch18, ferner umfassend ein Verzögerungselement,das eingerichtet ist, eines der ersten und zweiten Signale relativzu dem Anderen zu verzögern.
    [22] System gemäß Anspruch21, bei dem das Verzögerungselementauf das erste Signal wirkt.
    [23] System gemäß Anspruch21, bei dem das Verzögerungselementauf das zweite Signal wirkt.
    [24] System gemäß Anspruch9, bei dem der Controller einen Speicher umfasst, der ausgelegt ist,aus den Abtastwerten abgeleitete Werte zu speichern, und derController eingerichtet ist, die Werte, die sich auf das erste Signalbeziehen, mit den Werten, die sich auf das zweite Signal beziehen,zeitlich zu synchronisieren zur Vorbereitung, aus den Werten daseine oder die mehreren Steuersignale abzuleiten.
    [25] System gemäß Anspruch18, bei dem der Controller eingerichtet ist, aus den AbtastwertenWerte eines Parameter zu erhalten, die Werte in Binärdateienzu allokieren und die Werte in den Binärdateien zu mitteln.
    [26] System gemäß Anspruch18, bei dem der Controller eingerichtet ist, aus den AbtastwertenWerte eines Parameters zu erhalten, die Werte in Binärdateienzu allokieren und Idealwerte des Parameters für die Binärdateienzu verwenden, um die Inhalte der Binärdateien zu bewerten.
    [27] System gemäß Anspruch18, bei dem die Anordnung erste und zweite Teile, in denendigitale bzw. analoge Signalverarbeitung stattfindet, und ersteund zweite Digital-Analog-Umsetzer umfasst, wobei das erste Signalin dem ersten Teil erzeugt und in dem ersten Teil verarbeitet wird,um ein Zwischensignal zu erzeugen, der erste Digital-Analog-Umsetzerdas Zwischensignal dem zweiten Teil bereitstellt, und der zweiteDigital-Analog-Umsetzer das erste Signal dem Schalter bereitstellt.
    [28] System gemäß Anspruch27, bei dem der erste Teil eingerichtet ist, eine digitale Verzögerung aufdas erste Signal auf dem Weg zum zweiten Digital-Analog-Umsetzerauszuüben.
    [29] System gemäß Anspruch27, ferner umfassend ein Frequenzumsetzer, der eingerichtet ist,das erste Signal zwischen dem zweiten Digital-Analog-Umsetzer unddem Schalter hinsichtlich der Frequenz umzusetzen.
    [30] System gemäß Anspruch27, bei dem der Schalter ein ZF-Schalter ist.
    [31] System gemäß Anspruch18, ferner umfassend ein Subtrahierer, der eingerichtet ist, ausden ersten und zweiten Signalen ein Differenzsignal als drittesEingangssignal fürden Schalter zur wählbarenZuführungzum Abtaster zu erzeugen.
    [32] System gemäß Anspruch18, bei dem die Signalverarbeitungsanordnung einen Verstärker umfasstund mindestens eines des einen oder der mehreren Steuersignaledazu dient, den Grad der Verzerrung zu steuern, welche durch denVerstärkerwährendseines Betriebs verursacht wird.
    [33] System gemäß Anspruch32, bei dem das erste Signal ein durch den Verstärker zuverstärkendesSignal ist und das zweite Signal das Ergebnis der Verstärkung des erstenSignals mittels des Verstärkersist.
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    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2011-01-20| 8139| Disposal/non-payment of the annual fee|
    优先权:
    申请号 | 申请日 | 专利标题
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